Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=0
Pada U2 , digunakan 4 buah saklar spdt, adapun saklarnya berlogika B0=1, B1=1, B2=0, B4=1, dan terdapat 1 buah clock, pada B3 . Yang mana B1 dihubungakan ke kaki S pada j-k flip flop, B2 dihubungakan ke kaki J pada j-k flip flop, B4 dihubungkan ke kaki K sedangkan B0 dihubungkan ke kaki R dan juga pada B3 diberikan clock padanya , adapun untuk Q Q' terhubung pada logic probe dan terbaca disini pada Q outputnya 0 sedangkan pada Q' outputnya 1, kaki set dan reset sama sama berlogika 1 sehingga tidak masuk menuju j-k flip flop karena dia aktif low, sehingga dapat dilihat dengan kondisi Jika J = 0 dan K = 1 maka output Q akan reset (0) pada saat pulsa CL input bergerak (active low) dari 1 ke 0.
Pada U1, digunakan D-flip flop yang mana pada B5 dihubungkan dengan kaki D dengan berlogika 1 dan diberikan CLK dengan logika 0 pada kaki B6 dan Q Q' dihubungkan dengan logicprobe, kaki S dan R terhubung ke vcc, sesuai dengan tabel kebenaran apabila kaki D berlogika 1 saat clk 0 (active low ) maka nilai Q menajdi 0 dan nilai Q' menjadi 1.
- Download HMTL klik disini
- Download Simulasi Rangkaian klik disini
- Download Video Simulasi klik disini
- Download Datasheet 7474 klik disini
- Download Datasheet 74LS112 klik disini
- Download Datasheet Switch SPDT klik disini
Tidak ada komentar:
Posting Komentar