Modul 3 Flip Flop
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=1
2. Gambar Rangkaian Simulasi[kembali]
3. Video Simulasi[kembali]
5. Link Download[kembali]
Rangakaian sebelum di jalankan:
Rangkaian saat dijalankan:
4. Prinsip Kerja Rangkaian[kembali]
T flip flop merupakan rangkaian J-K Flip flop yang dimana kedua inputannya dijadikan satu. Adapun kondisi dari Tflip flop ini outputnya akan selalu toogle atau berkebalikan dengan kondisi sebelumnya . Pada percobaan kali ini rangkaian terdiri dari 5 kaki masukan dan 2 kaki keluaran. Kaki S dihubungkan ke B1, Kaki J,K dihubungkan ke Vcc dan Clock dihubungkan ke B2. Untuk kaki keluaran Q dan Q'dihubungkan dengan logic probe.
Pada percobaan kali ini dapat dilihat bahwa clock nya 0 atau active low , namun pada kondisi yang diminta clocknya berlogika 1, sehingga mengakibatkan clock untuk masukkannya tidak aktif atau bernilai 0. Dikarenakan clock nya tidak aktif maka keluaran Q nya bernilai 0 dan Q' nya bernilai 1 karena prinsip dari Q' sendiri adalah kebalikan dari Q.
- Download HMTL klik disini
- Download Simulasi Rangkaian klik disini
- Download Video Simulasi klik disini
- Download Datasheet 74LS112 klik disini
- Download Datasheet Switch SPDT klik disini
Tidak ada komentar:
Posting Komentar