2. Alat dan Bahan[kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
 |
| Gambar 3.1 Module D'Lorenzo |
 |
| Gambar 3.2 Jumper |
4. Prinsip Kerja Rangkaian[kembali]
Rangkaian 1 merupakan pencacah asinkron yang terdiri dari 4 flip-flop JK atau IC72LS112. Pada rangkaian cabang JK, setiap IC dihubungkan dengan VCC, sehingga semua IC dalam mode toggle. Pada IC pertama, bagian CLK (aktif rendah) menerima masukan clock. Ini mengubah keluaran bagian Q setelah cabang CLK menyala, yaitu waktu jatuh. Juga, keluaran dari cabang IC Q pertama, yang kita sebut Q1 dan Q1, adalah masukan dari cabang IC CLK kedua. Nantinya Q1 menjadi pemicu untuk mengubah output Q di IC lain. Kami memanggil cabang Q di IC ke-2 Q2 dan kemudian menjadi input dari cabang CLK di IC ke-3. Prinsip yang sama diulangi di IC ke-3 juga. Dan akhirnya loop ini diakhiri dengan IC ke-4. Situasi ini disebut menghitung. Rangkaian pencacah asinkron ini dapat menghitung dari 0000-1111 (0-15 (F)). Namun, prinsip di atas tidak berfungsi saat kaki R atau S aktif. Jika cabang R aktif, keluarannya diatur ke 0. Dan saat kaki S aktif, keluarannya dipaksa ke 15 (F). Dan sebaliknya, ketika input cabang CLK dari IC berikutnya berasal dari Q', output dari pencacah asinkron berada di status yang lebih rendah 1111-0000 (15(F)-0).
1. Analisa output percobaan berdasarkan IC
yang digunakan!
Jawab :
Pada percobaan 1 ini digunakan 4 buah Jika flip-flop dengan tipe 74LS112. Disini input s dan r dihubungkan ke saklar Sedangkan untuk kaki J dan K terhubung ke power supply dan untuk kaki clock dihubungkan ke sinyal clock khusus clock ini hanya terhubung ke JK flip-flop pertama untuk input clock JK flip-flop selanjutnya berasal dari keluaran Q jika flip-flop sebelumnya
Keempat jk flip-flop pada rangkaian itu membentuk rangkaian t flip-flop dengan inputan berlogika 1 sehingga outputnya akan membentuk Toggle, di sini kondisi yang digunakan adalah falltime. Dihasilkan output jika flip-flop yang awalnya 0 akan menjadi 1, nah untuk flip-flop kedua tidak mengalami perubahan karena dalam kondisi raisetime, jadi tidak terpengaruh dan tidak mengalami perubahan begitupun untuk selanjutnya
Pada timing diagram dapat dilihat terjadi delay time pada setiap perubahan output, ini disebabkan karena input JK kedua tergantung pada output jk pertama dan begitu seterusnya untuk JK flip-flop pertama berubah saat falltime clock pertama, jk flip-flop kedua berubah saat kelipatan falltime jk flip-flop kedua begitu seterusnya sampai jika flip-flop berakhir jadi dihasilkannya kenaikan pencacah mulai dari 0000 sampai 1111 yang dalam desimal dapat dikalkulasikan mulai dari 0 hingga 15
2. Analisa sinyal output yang dikeluarkan jika flip-flop kedua dan ketiga
Jawab:
Output JK flip-flop yang kedua nilainya diperoleh dari input clock yang sumbernya langsung dari sumber clock ini disebabkan input r dan s yang bernilai 1 menyebabkan kedua input pada JK flip-flop yang kedua tidak aktif karena ia akan aktif saat menerima tegangan low. Untuk output flip-flop kedua akan mengalami perubahan saat kondisi falltime yang nantinya akan menyebabkan terjadi delay time sehingga output dari falltime pertama menjadi kelipatan untuk input kedua.
Input JK flip-flop ketiga dihasilkan dari output jika flip-flop kedua prinsipnya pun sama dengan jika flip-flop kedua yang mana output jika flip-flop akan berubah saat kondisi falltime outputnya pun merupakan kelipatan dari falltime clock kedua tadi sehingga nampaknya sinyal output JK flip-flop kedua dan ketiga akan hidup secara bergilir.
- Download HMTL klik disini
- Download Simulasi Rangkaian klik disini
- Download Video Simulasi klik disini
- Download Datasheet 74LS112 klik disini
Tidak ada komentar:
Posting Komentar