2. Alat dan Bahan[kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
 |
| Gambar 1.1 Module D'Lorenzo |
 |
| Gambar 1.2 Jumper |
4. Prinsip Kerja Rangkaian[kembali]
Pada percobaan ini menggunakan T Flip Flop / JK flip flop yang inputannya dijadikan satu, yang mana B0 terhubung dengan kaki Reset, dan B1 dihubungkan dengan kaki set. lalu J dan K sama - sama terhubung dengan VCC dan kaki B2 yang dihubungkan ke clock.
Disini terdapat 4 variasi kondisi, yaitu:
1. Pada kondisi Pre(B0)=0, CLR(B1)=1 dan T(B2)=don't care, output yang dihasilkan adalah Q=0 dan Q'=1. Ini dikarenakan clocknya bersifat aktif low, disini kaki R akan aktif karena diberi inputan 0, dan terjadilah kondisi reset. Output yang dihasilkan pada kondisi ini sudah sesuai dengan tabel kebenaran yang ada.
2. Pada kondisi Pre(B0)=1, CLR(B1)=0 dan T(B2)=don't care, output yang dihasilkan adalah Q=1 dan Q'=0. Ini dikarenakan clocknya bersifat aktif low, karena pada percobaan ini kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. outpt yang dihasilkan sudah sesuai dengan tabel kebenaran yang ada.
3. Pada kondisi Pre(B0)=0, CLR(B1)=0 dan T(B2)=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. dapat dilihat bahwa pada kondisi ini output yang dihasilkan yaitu sama sama berlogika 1, kondisi ini dinamakan kondisi terlarang. karena kedua ouput sama sama memiliki nilai yang sama yaitu 1, yang seharusnya untuk nilai Q dengan Q' nilainya harus berlawanan. Keadaan ini terjadi saat R (reset) dan S (set) sama sama diberikan inputan 0.
4. Pada kondisi Pre(B0)=1, CLR(B1)=1 dan T(B2)=clock, output yang dihasilkan adalah Q dan Q' toggle atau berubah- ubah, hal ini terjadi karena dipengaruhi clock yang aktif.
Berdasarkan percobaan yang telah dilakukan diatas , nilai ouput yang didapatkan dari masing-masing kondisi sama dengan tabel kebenarannya, sehingga datanya dapat dikatakan akurat.
1. Analisalah hasil yang didapatkan pada percobaan 2, dengan keempat kondisi yang ada pada jurnal! Bagaimana output yang dihasilkan dan jelaskan kenapa bisa outputnya seperti itu!
Jawab:
Pada kondisi 1 dihasilkan output Q= 0 dan Q' = 1 , ini disebabkan karena kaki S terhubung ke kaki B1 yang berlogika 1 sedangkan kaki S sendiri active low (0) , karena itu menyebabkan kaki S tidak aktif, sedangkan kaki R yang active low (0) juga dihubungkan ke kaki switch B0 yang berlogika 0 juga ini menyebabkan kaki R hidup(aktif). Sehingga setiap masukkan akan dihapus atau menjadi 0, karena itulah output Q=0 dan Q' yang merupakan komplemen Q bernilai 1 sedangkan B2 bernilai don't care jadi tidak mempengaruhi output.
Pada kondisi 2 , B2 bernilai X (don't care), B1 bernilai 0 dan B0 bernilai 1, didapatkan outputnya Q= 1 dan Q' = 0, ini disebabkan kaki S yang active low dihubungkan dengan B1 yang berlogika 0 , maka menyebabkan kaki S aktif dan kaki R yang active low dihubungkan dengan B0 yang berlogika 1, sehingga mengakibatkan kaki R tidak aktif , karena itu R tidak bisa menghapus /mereset masukan menjadi 0 dan outputnya nya pada Q menjadi 1 dan Q' menjadi 0.
Pada kondisi 3, B2 bernilai X (don't care) , B1=0 dan B0 = 0, output yang dihasilkan Q= 1 dan Q' = 1, ini disebabkan kondisi terlarang dan kondisi ini mengganggu kestabilan alat saat disimulasikan.
Pada kondisi 4 , B2 dihubungakan ke clock , B1 = 1 dan B0 =
1, outputnya Q dan Q' nya toggle . Kondisi ini menyebabkan outputnya berubah- ubah . Pada kondisi toggle setiap output akan berganti saat terjadi pergantian clock aktif . Contoh awalnya 0 saat clock aktif maka akan berubah ke nilai 1.
2. Jelaskan dan banfingkan hasil pada percobaan pratikum dengan teori! Apakah sesuai dengan teori? Jika iya buktikan dan jika tidak, jelaskan dalam hal apa perbedaan nya.
Jawab:
Pada teori:
ketika active low,
R =0 , dan S = 1, maka R akan aktif, sedangkan ketika R= 1 dan S = 0, maka S akan aktif.
keadaan terlarang saat reset (R) dan set (S) bernilai 0 , dan keadaan toggle saat B0 dan B1 diberi logika 1 , sedangkan untuk B2 dihubungakan ke clock.
Pada Percobaan:
• Saat reset aktif, di mana nilainya diberi 0, maka reset akan menghapus dan outputnya Q bernilai 0 dan Q' bernilai 1 ini sesuai dengan teori.
• Saat set aktif, dimana nilainya diberi 0, maka output nya Q akan bernilai 1 dan Q' akan bernilai 0 , sexuai dengan teori
• Saat kondisi toggle , output Q akan berubah sesuai output T nya. Dalam percobaan terlihat saat T = 1 maka outputnya akan berubah menjadi 0, sedangkan jika input T= 0 , maka output nya akan tetap/ tidak dibalikkan , dan ini sesuai dengan teori.
Jadi , baik hasil percobaan maupun pada teori , didapatkan hasil yang sama . Sehingga dapat dikatakan percobaan ini akurat dan benar.
- Download HMTL klik disini
- Download Simulasi Rangkaian klik disini
- Download Video Simulasi klik disini
- Download Datasheet 74LS112 klik disini
- Download Datasheet Switch SPDT klik disini
Tidak ada komentar:
Posting Komentar