2. Alat dan Bahan[kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
- Jumper
 |
| Gambar 1.1 Module D'Lorenzo |
 |
| Gambar 1.2 Jumper |
4. Prinsip Kerja Rangkaian[kembali]
Pada rangkaian percobaan 1 ini, digunakan 2 buah jenis flip flop, yaitu J-K flip flop fan D flip flop.
Pada J-K Flip flop
kaki S (set) terhubung ke B1 dengan nilai inputan 1, kemudian untuk kaki J terhubung ke B2 dengan nilai inputan 0, kaki clock terhubung ke B3 dengan nilai inputan 1, kaki K terhubung ke B4 dengan nilai inputan 0 dan kaki R (reset) dihubungkan ke B0 dengan inputan 1, Untuk outputnya Q yang terhubung ke H7 dengan keluaran 0 dan Q' terhubung ke H6 dengan keluaran 1 karena Q' merupakan komplemen dari Q.
Pada D Dlip flop
Kaki D terhubung ke B5 dengan nilai inputan 0 dan kaki clok terhubung ke B6 dengan nilai inputan 1. Untuk outputnya sendiri adalah Q yang dihubungkan ke H4 dengan keluaran 0 dan Q' yang dihubungkan ke H3 dengan keluaran 1 . Disini digunakan clock active low namun pada rangkaian clock dibeti masukan 1 yang menyebabkan clock tidak aktif.
Pada percobaan kali ini terdapat beberapa variasi inputan di antaranya:
1. B6, B5, B4, B3, dan B2 di beri inputan don't care sedangkan B1=1 dan B0= 0, karena kaki R yang active low terhubung ke B0 yang berlogika 0 , ini menyebabkan kaki R aktif sehingga kaki reset menghapus setiap masukan yang ada karena itulah outpunya menjadi 0 pada kaki Q dan 1 pada Q' baik pada J-K Flip flop maupun D Flip flop.
2. B6, B5, B4, B3, dan B2 di beri inputan don't care sedangkan B1=0 dan B0= 1, karena kaki S yang active low terhubung ke B 1 yang berlogika 0 , ini menyebabkan kaki S aktif sehingga kaki reset yang mendapat logika 1 tidak aktif, sehingga setiap masukan yang ada akan tetap sama keluaran nya, karena itulah outpunya menjadi 1 pada kaki Q dan 0 pada Q'baik pada J-K Flip flop maupun D Flip flop.
3. B6, B5, B4, B3, dan B2 di beri inputan don't care sedangkan B1=0 dan B0= 0, karena kaki S dan kaki R yang active low terhubung ke B 1 dan B0 yang berlogika 0 , ini menyebabkan kaki S dan kaki R aktif sehingga setiap keluaran akan menjadi 1 pada Q dan Q' , baik pada J-K Flip flop maupun D Flip flop. Kondisi ini disebut kondisi terlarang, dan mengganggu kestabilan sistem saat disimulasikan.
4. B6=not change atau sama dengan kondisi sebelumnya, B5 dan B4= 0, B3 terhubung ke clock, B2= 0, B1=1 dan B0= 1,
maka dihasilkan output Q=0 dan Q'=1 baik pada J-K flip flop maupun D flip flop.
5. B6=not change atau sama dengan kondisi sebelumnya, B5 dan B4= 1, B3 terhubung ke clock, B2= 0, B1=1 dan B0= 1,
maka dihasilkan output Q=0 dan Q'=1 baik pada J-K flip flop maupun D flip flop.
6. B6=0, B5= don't care, B4=0,B3 terhubung ke clock, B2,B1 dan B0 = 1, maka didapatkan output Q=1 dan Q'=0 untuk J-k flip flop dan Q=0 dan Q'=1 untuk D flip flop.
7. B6 dan B5 diputus, B4=1, B3 dihubungakan ke clock, B2,B1 , dan B0 =1 , maka dihasilkan output toggle, yang dimana ketika output berlogika 1 dan 0 , ketika clock aktif , output akan berubah menjadi 0 dan 1 , ini akan terjadi secara bergantian dan terus menerus.
Dari beberapa variasi kondisi yang telah dicobakan semuanya sama dengan yang ada pada tabel kebenaran.
1. Pada percobaaan 1 kondisi 1 2 dan 3 terdapat kondisi x pada inputan B2, B3, B4, B5 dan B6. apakah inputan ini akan mempengaruhi output yang dihasilkan? jika iya kenapa itu terjadi dan jika tidak siapa sebenarnya yang mempengaruhi nilai outputnya dan kenapa?
Jawab:
Kondisi x dapat disebut juga kondisi don't care kondisi ini tidak mempengaruhi output yang dihasilkan. Pada percobaan 1 kondisi 1,2 dan 3 ini hasil outputnya dipengaruhi oleh kondisi inputan B1 dan B0.
Pada kondisi 1
B1 bernilai 1 dan B0 bernilai 0, hasil keluaran Q = 0 dan Q' = 1, nilai keluaran Q bernilai 0 disebabkan B1 yang bernilai 1 dihubungkan ke kaki S yang merupakan active low, sehingga membuat kaki S tidak aktif, karena itulah outputnya bernilai 0 dan juga kaki R yang active low juga dihubungkan ke B0 yang berlogika menyebabkan kaki R aktif sehingga semua masukkan yang melewati kaki R akan direset atau dihapus karena itulah keluaran pada Q bernilai 0 dan Q' bernilai 1.
Pada kondisi 2
B1 bernilai 0 dan B0 bernilai 1, karena kaki S active low dan B1 nya juga bernilai 0 maka kakiS akan aktif dan kaki R yang terhubung ke kaki B0 yang berlogika 1 menyebabkan kaki R yang active low tidak aktif , sehingga input masukkan tidak akan dihapus atau menjadi 0 , maka output kaki Q nya akan tetap 1 dan Q' = 0.
Pada kondisi 3
B1 dan B0 nya hernilai 0, maka kondisi ini di menghasilkan output Q dan Q' = 1 ini disebut kondisi terlarang. Kondisi ini diakibatkan kaki R dan S yang active low , B1 dan B0 juga bernilai 0 , sehingga keduanya aktif dan ketika itulah kaki R dan S yamg diberi logika 0 akan menghasilkan output 1 1(kondisi terlarang).
2. Dalam percobaan satu , apabila nilai B0 dan B1 sama - sama diberi 0 , apa output yang dihasilkan pada percobaan? kenapa hal ini bisa terjadi? apa penyebab nya dan akibatnya pada rangakian?
Jawab:
Apabila nilai B0 dan B1 sama-sama diberi logika 0 maka output yang dihasilkan adalah Q= 1 dan Q' =1 ini disebut kondisi terlarang. Ini bisa terjadi karena pada rangakain kaki R dan S bersifat active low , yang berarti kakiR dan S akan aktif saat diberi logika 0 , karena kedua kaki in iberlogika 0 dan aktif. Akhirnya pada output dihasilkan nilai keluaran nya Q= 1 dan Q'= 1 (kondisi terlarang) akibatnya rangkaian menjadi tidak stabil.
3. Dalam percobaan modul dua tentang flip flop dikenal beberapa kondisi pada flip flop . Diantara kondisi tersebut adalah X( don't care), toggle, —>, dan terlarang beserta contoh nya!
Jawab:
• Kondisi X (don't care)
Kondisi X disebut juga kondisi don't care, kondisi ini tidak akan mempengaruhi hasil dari keluaran rangakaian.
Contoh: ketika B6, B5 ,B4 , B3, dan B2 bernilai X tidak akan mempengaruhi output Q dan Q' ,malah B1 yang berlogika 1 dan B0 yang berlogika 0.
• Kodisi Toggle
Kondisi dimana output flip flop berubah secara bergantian.
Contoh: Awalnya output berlogika 1 dan 0 , ketika clock aktif , output akan berubah menjadi 0 dna 1 , ini akan terjadi secara bergantian dan terus menerus.
• Kondisi —>
Kondisi ini disebut juga kondisi not change atau tidak berubah, kondisi ini akan mempertahankan kondisi sebelum nya dan tidak mengalami perubahan (tetap).
Contoh: Pada kondisi 4 percobaan 1 didapatkan outputnya Q = 0 dan Q aksen = 1 , nah pada kondisi 5 terdapat tanda —> atau not change ng sehingga walaupun inputan yang berbeda antara kondsi 4 dan 5 , output yang dihasilkan trtap sama yaitu Q= 0 dan Q' = 1 , ini disebabkan rangakain cenderung mempertahankan Kondisi nya atau sama dengan kondisi sebelumnya.
• Kondisi terlarang
Kondisi ini terjadi apabila output yang dihasilkan sama antara Q dan Q aksennya yang seharusnya antara Q dan Q aksennya berlawanan kondisi ini sebaiknya dihindari karena dapat mengganggu kesalahan alat.
Contoh: Saat kondisi 3 dihasilkan output Q = 1 dan Q'= 1 ini adalah contoh kondisi terlarang karena menghasilkan output yang sama , yang dapat mengganggu dan merusak alat saat disimulasikan.
- Download HMTL klik disini
- Download Simulasi Rangkaian klik disini
- Download Video Simulasi klik disini
- Download Datasheet 7474 klik disini
- Download Datasheet 74LS112 klik disini
- Download Datasheet Switch SPDT klik disini
Tidak ada komentar:
Posting Komentar